一、1.244-GHz、0.25-μm CMOS全差分锁相环倍频器设计（论文文献综述）
胡昂[1]（2020）在《可重构射频收发器芯片中频率合成器的研究与设计》文中进行了进一步梳理随着无线应用需求的不断增加及各类无线协议的不断演进,基于软件无线电思想的可重构射频收发器芯片正朝着高集成度、宽频段、多制式的方向发展。本课题以可重构射频收发器芯片中频率合成器为研究对象,围绕小面积、宽频带、低噪声等设计目标,重点对相位噪声产生机理、输出频率扩展、量化噪声抑制、快速自动频率校准等内容进行深入研究,为宽带低噪声频率合成器的设计及实现提供理论支撑与设计参考。具体研究工作包括以下几个方面:首先,深入研究无线收发器芯片系统架构,在频域分析了超外差、零中频以及低中频三种架构的频谱变换过程,详细论述了收发器射频前端增益、噪声系数以及线性度的推导过程,系统解析了频率合成器相位噪声及杂散对收发链路的影响,结合系统分析及理论推导,给出可重构无线收发器及频率合成器的设计指标。其次,探索晶体管闪烁噪声对相位噪声的影响,研究VCO电路中闪烁噪声至相位噪声的转换机理及抑制方法。利用脉冲敏感函数（ISF）,解析了影响闪烁噪声转换过程的二个重要参数:ISF函数一阶分量的相位以及晶体管沟道电流一阶分量的相位。提出了一种在VCO负阻对源级添加阻尼电阻抑制闪烁噪声上变频的方法,并在TSMC180nm CMOS工艺下实现了二个宽带VCO,仿真及测试结果表明该方法可以改善8-10d B的1/f3相位噪声,1MHz频偏处相位噪声分别为-127.2～-132.7 d Bc/Hz和-124.9～-130.9 d Bc/Hz。然后,针对可重构射频收发器芯片工作范围宽的特点,研究了频率合成器输出频率扩展的方法。围绕分频比扩展过程中环路不锁定的问题,分析了多级2/3分频器级联时分频器的切换过程,提出了分频器的最优切换状态,并通过仿真及测试验证。针对单边带混频器中LC负载存在带宽-选择性折中的问题,提出了被动式负阻负载结构,在增加工作范围的同时提高频率选择性。针对基于D触发器的2分频器不能处理正交信号的问题,采用了正交输入-正交输出的分频器,降低了正交信号的相位偏差。以上述电路为核心,采用正交单边带混频器结合窄带VCO的频率合成器架构,在TSMC180nm CMOS工艺下实现了一款30-3600MHz的频率合成器,测试结果表明全频段内10k Hz和1MHz频偏处相位噪声分别小于-88d Bc/Hz和-118d Bc/Hz,1k Hz至10MHz范围内积分相位噪声低于2°。接着,研究了频率合成器芯片中自动频率校准（AFC）及抑制量化噪声的关键技术。针对传统计数型AFC校准时间长的问题,提出了一种基于TDC的快速校准电路,可在1.25μs内完成校准。针对sigma-delta调制器量化噪声恶化频率合成器相位噪声的问题,采用前向相位切换分频器,将分频步进从2降低至0.5,可抑制量化噪声12d B,改善频率合成器带内及带外相位噪声。在180nm CMOS工艺下设计并实现了一款45-2500MHz的频率合成器,采用48MHz参考频率,AFC时间1.25μs,2.4GHz输出时10k Hz和1MHz频偏处相位噪声分别为-99.5和-123.5 d Bc/Hz,证实了所提出的AFC和相位切换技术可以减少频率合成器的校准时间,改善相位噪声性能。最后,结合收发器中其余电路模块,基于TSMC 180nm 1P6M工艺实现了一款45-2500MHz的可重构射频收发器芯片,芯片面积28mm2。测试结果表明,所设计的频率合成器可以在要求的频率范围内提供满足系统要求的相位噪声性能,在45-2500MHz频段,接收机灵敏度为-60～-80d Bm。基于该收发器芯片搭建通信系统,不接片外PA时可实现100m的无线视频传输,接20d Bm片外PA时可实现600m的无线视频传输。
何林[2]（2020）在《应用于WLAN 802.11b的压控振荡器及高速二分频器设计》文中认为压控振荡器（Voltage Controlled Oscillator,VCO）是无线通讯系统中产生本振信号的核心模块。它与高速二分频器配合,可以产生正交差分信号。在无线局域网（Wireless Local Area Network,WLAN）应用中,802.11b具有避免网络冲突发生和大幅度提高网络效率等优点。因此,本文设计的应用于WLAN802.11b的压控振荡器及高速二分频器具有良好的工程背景和应用价值。本文基于40nm RF CMOS工艺设计的正交VCO工作频段覆盖2.4～2.5GHz。该正交VCO由VCO及高速二分频器构成,其中VCO工作频段覆盖4.8～5.0GHz,经过高速二分频器分频后,工作频段覆盖2.4～2.5GHz,并产生正交差分信号。为满足可穿戴设备的低功耗要求,压控振荡器采用了互补交叉耦合LC-VCO结构。在高速二分频电路的设计中,为降低功耗并减小正交误差,设计采用尾电流注入型注入锁定分频器（Injection Locked Frequency Divider,ILFD）结构对振荡器的输出信号进行二分频并产生正交信号。为满足低调谐增益和宽调谐范围的要求,VCO与ILFD设计均采用了四位二进制开关电容阵列结构。该结构利用分段调谐的方法实现低调谐增益,同时达到宽调谐范围以克服不同工艺角所产生频率偏差。在Cadence Spectre环境下的后仿真结果表明:在1.1V电源电压下,VCO的功耗小于2.98m A,工作频率范围为4.72～5.24 GHz,调谐增益小于249.88MHz/V,相位噪声低于-115.31d Bc/Hz@1MHz。ILFD的功耗小于2.57m A,分频范围为4.72～5.24GHz。VCO与ILFD构成的级联电路版图面积约为1.31mm2。本课题设计的基于40nm RF CMOS工艺的电路各项性能均满足设计指标要求,流片验证后可以应用于无线通信系统的锁相环中。
杨光[3]（2020）在《用于高速CMOS图像传感器的电源控制和锁相环模块设计》文中研究表明CMOS图像传感器市场正在持续快速增长,在中美贸易战背景下,对于国产CMOS图像传感器厂商而言,当前正处于一个机遇与挑战并存的历史阶段。锁相环和带隙基准源是CMOS图像传感器结构中必不可少的电路模块。锁相环作为片上集成时钟信号发生电路,对CMOS图像传感器的正常工作起着决定性的作用。带隙基准源能够为芯片内部提供具有一定温度系数的电压和电流偏置,同时也为锁相环的电荷泵提供电流输入,是锁相环正常工作必不可少的组成部分,因此电源控制模块和锁相环都是本文的研究内容。本文从CMOS图像传感器的基本结构入手,设计了CMOS图像传感器应用中包括带隙基准源在内的电源模块以及锁相环模块,其中锁相环电路包括了一款单环路电荷泵锁相环和一款创新的双环路电荷泵锁相环。本文总结了具有通用性的带隙基准源和锁相环的一般设计思路和流程,通过修改提出的电路拓扑的特定参数就能够实现在不同工艺下的兼容。上述电源模块和锁相环均在不同代工厂的不同工艺条件下通过流片验证,在不同产品中能够保证CMOS图像传感器芯片的正常工作。本文详细分析了电源控制模块的各电路架构和需求,着重分析了带隙基准源的关注指标和设计原则,设计了符合应用需求的带隙基准源。本文给出所设计的带隙基准源在三家代工厂四种工艺下的后仿真结果,通过了流片验证,并且都已在量产芯片中应用。在设计中我们保证温度系数优先,输出基准电压在1.2V附近。由于篇幅限制,本文设计的锁相环仅给出在DB 0.118)for CIS 1P3M工艺下的技术指标。测试结果表明所设计的单环路电荷泵锁相环和双环路电荷泵锁相环均能够在1.8V和2.8V模拟电源电压以及1.5V和1.8V数字电源电压的电压组合下正常工作。二者均支持6-40MHz的输入参考频率,根据应用场景常用27MHz,通过配置分频比,二者均能够实现0.4-1.5 GHz的调谐范围,后仿真表明压控振荡器在945MHz或者1GHz的振荡频率下在各工艺角下实现48%-52%的占空比。后仿真表明,在945MHz工作频率下:单环路锁相环具有3μs的建立时间,TIE jitter有效值为23.3ps,Period jitter有效值为1.22ps,Long Term jitter有效值为33.5ps,功耗有效值为2.875m W,占用面积为0.0571 mm2;双环路锁相环具有25μs的建立时间,TIE jitter有效值为18.2ps,Period jitter有效值为1.21ps,Long Term jitter有效值为26.4ps,功耗有效值为3.058m W,占用面积为0.0397 mm2。本文提出具有创新性的带隙基准源电路拓扑,经过流片验证,能够在三家代工厂四种不同工艺下通过修调特定器件参数的方法达到预期的技术指标,实现工艺兼容。创新地提出双环路锁相环结构,相比于传统的单环路锁相环,其噪声性能更加优异且版图面积节省了约三分之一,大大节省了芯片资源,对降低成本具有非常积极的作用,所提出的双环路锁相环经过仿真和流片验证,确定修调特定器件参数也能够实现工艺兼容。
廖一龙[4]（2020）在《CMOS多模多频小数频率综合器的关键技术研究与实现》文中研究说明5G移动通信的迅猛发展和数据流量的飞速攀升,必然要求未来的移动通信集成电路能够覆盖绝大部分2/3/4/5G移动通信频段和相应的通信制式。而CMOS工艺的不断进步和发展,也使得CMOS工艺成为多模多频全集成射频前端电路实现的优选工艺之一,因此,研究CMOS工艺下的频率综合器设计具有重要的现实意义。本论文以当前5G移动通信的应用场景为背景,基于65nm LP CMOS工艺,研究并设计了能覆盖绝大部分2/3/4/5G移动通信sub-6GHz频段的多模多频的小数PLL频率综合器,并针对其中的关键电路模块提出了相应的技术改进方案。论文主要研究内容和创新点如下:从PLL频率综合器的整体结构出发,阐释了锁相环频率综合器的基本原理。介绍了频率综合器设计的常见性能指标,并在频谱纯度指标中引入了相位噪声和杂散的定义。然后,基于连续时间线性化相位分析模型分析了PLL频率综合器各模块的噪声传输函数,接着分析了环路的稳定性和动态响应等特性。为有效延长delta sigma调制器的输出周期长度并减小量化噪声功率谱密度,首先详细分析了调制器量化噪声对小数PLL频率综合器相位噪声的影响,然后基于确定性法（Deterministic method）,提出了采用负反馈技术构成质数模数的单环负反馈MASH DDSM结构,理论分析和FPGA验证均表明,该结构具有目前文献记载的最大的输出周期长度,可以有效减小调制器的量化噪声功率谱密度;接着基于扰动法（Stochastic method）,提出了采用外加扰动信号延长SP-MASH DDSM输出周期长度的方法,理论分析和FPGA验证均表明,该方法可以有效减小SP-MASH DDSM在半量化步长输入下的量化噪声功率谱密度。为覆盖2/3/4/5G移动通信sub-6GHz的绝大部分频段并减小电路功耗,采用电流复用和电感切换技术,设计实现了一款6比特控制字的宽带VCO芯片,测试结果表明,该VCO输出频率可以连续地从3.991GHz调谐到9.713GHz,在整个频率调谐范围内的相位噪声为-93.09～-111.97d Bc/Hz,VCO核心电路在1.2V电源电压下消耗电流为3.7～5.1m A,优值FOMT为-191～-197d Bc/Hz。为进一步减小delta sigma调制器量化噪声对小数频率综合器的相位噪声的影响,基于同步4分频相位切换技术设计了0.5步进的可编程分频器链路。后仿真表明,该分频器链路的工作频率范围为5～12GHz,分频比覆盖范围为60.5～252,1.2V电源电压下的电流消耗为9.022～10.367m A（包含测试buffer功耗）。此外,针对宽带PLL频率综合器环路中的快速锁定问题和带宽偏移问题,分析并设计了采用频率比较法的自动频率校准电路以及采用可编程电荷泵动态调节电荷泵电流的环路带宽校准单元。理论分析和仿真验证表明,该自动频率校准电路和环路带宽校准单元的校准时间为13.02us。最后,基于以上电路单元完成了整个多模多频小数频率综合器的版图设计工作并交付流片。整个芯片占用面积约为0.94mm×1.06mm（包含焊盘）。
刘扬[5]（2019）在《60GHz通信系统硅基频率综合器关键技术研究与芯片设计》文中指出60GHz通信技术是近年来无线通信领域研究的热点,该技术可广泛应用于无线个域网、影音信号传输、无线USB等短距离高速率数据传输业务。目前,国内外各大标准化组织已提出了各种60GHz通信标准,如ECMA-387、IEEE-802.15.3c、IEEE-802.11aj等,规定了相应的载波频率、信道带宽等关键技术指标。基于以上标准的收发机系统和集成电路设计已经成为相关领域的研究热点。频率综合器作为收发机系统的重要组成部分,其性能直接影响系统的传输速率与误码率。因此,研究和设计应用于60GHz通信系统的频率综合器具有重要理论意义和应用价值。本文基于CMOS工艺,对应用于60GHz通信系统的频率综合器关键技术进行了研究。在研究与分析的基础上,设计了频率综合器中的关键模块电路,包括压控振荡器、分频器、鉴频鉴相器、电荷泵、锁相环和倍频器,并进行了流片与测试验证。本文讨论了锁相环频率综合器的结构及原理,对锁相环的稳定性和频率综合器相位噪声的组成进行了分析。基于60GHz滑动中频收发机系统的需求,提出48GHz频率综合器的系统级设计方案,并建立了频率综合器的行为级模型。基于行为级模型对频率综合器进行相位噪声仿真,并根据仿真结果对锁相环的环路带宽进行优化设计。基于环路带宽的优化结果进行了锁相环的时域仿真,验证了环路锁定功能,确定了环路的锁定时间。根据上述计算与仿真结果确定了频率综合器各模块的关键设计指标。本文讨论了压控振荡器的工作原理和典型结构,并对相位噪声的产生及组成进行分析,研究压控振荡器相位噪声的优化方法。在此基础上,使用互补交叉耦合结构设计了24GHz压控振荡器电路,并进行了元件参数的计算。对振荡器中的谐振元件进行了分析与优化,使用了开关电容阵列以拓展频率调谐范围、降低相位噪声。对压控振荡器电路进行了流片测试,测试结果表明,振荡器的输出频率范围为22.8526.1GHz,1MHz频率偏移处的相位噪声小于-95.56dBc/Hz,核心电路功耗约为6mW。本文讨论了分频器的工作原理和典型结构,设计了24GHz高速二分频器芯片和12GHz脉冲-吞咽计数器电路,其中,24GHz高速二分频器采用伪差分源极耦合逻辑结构设计。对电路进行了流片测试,测试结果表明,在输入信号功率为0dBm的条件下,高速二分频器的工作频率为433GHz,功耗约为3.6mW;脉冲-吞咽计数器的工作频率为813GHz,功耗约为7.7mW。本文讨论了鉴频鉴相器和电荷泵的工作原理和典型结构,设计了108MHz高速鉴频鉴相器电路芯片和电荷泵电路芯片。鉴频鉴相器电路使用边沿触发型结构设计。电荷泵电路使用带复制支路的漏极开关结构设计。对电路进行了流片测试,测试结果表明,鉴频鉴相器的鉴相范围为-355+355°,且无明显死区,电路功耗约为1mW。电荷泵电路在输出电压为0.251.05V的范围内具有良好的匹配特性,匹配误差不超过1%。本文讨论了锁相环系统集成技术,包括模块间的信号传递与隔离技术。在此基础上,对压控振荡器、高速二分频器、脉冲吞咽计数器、鉴频鉴相器、电荷泵和环路滤波器电路模块进行了系统集成,设计了24GHz锁相环芯片,并进行了流片测试。测试结果表明,该锁相环的频率锁定范围约为23.325.9GHz,输出频率分辨率为216MHz。1MHz频率偏移处的相位噪声约为-95.6-98.3dBc/Hz,108MHz处的参考频率杂散约为-54.3-62.5dBc。电路功耗约为45.6mW。本文讨论了二倍频器的设计与优化方法。在分析二倍频器基本原理和典型结构的基础上,创新性地提出了互补推-推结构二倍频器设计和使用负阻的转换增益提升技术。与传统的推-推结构二倍频器相比,互补推-推结构可以直接产生差分输出信号,而无需使用额外的巴伦元件,便于系统集成。使用负阻的转换增益提升技术不仅可以提升倍频器的转换增益,还可以提高最大增益频率。基于上述技术,设计了48GHz二倍频器电路芯片,并进行了流片测试。测试结果表明,该二倍频器电路的输出3-dB带宽为4054GHz,最大转换增益为-6.1dB,基频抑制比大于29.5dB,电路功耗16mW。
张有明[6]（2018）在《面向IMT-2020的宽带射频收发机SoC芯片研究与设计》文中认为随着无线通信技术的快速发展,IMT-2020（5G）通信技术已成为全球性研究的热点。在未来5G移动通信中,将会使用的更多的频谱资源,包括sub-1 GHz、LTE频段、3.5 GHz频段、4.9 GHz频段以及毫米波的28 GHz频段和39 GHz频段等等。出现了低延时、高速率,高数据量、高用户接入数量等一系列新的通信场景或需求,也进一步使得未来5G通信系统变得更加复杂化。面向5G移动通信的多标准宽带技术应用,针对目前频谱拥挤问题以及高宽带需求,频域和空域抗干扰芯片技术是目前国际上的研究热点。本文主要以宽带自干扰抑制收发机芯片及宽带波束成形相控阵收发机芯片技术为研究对象,对其中的关键技术、模块及设计思想和方法进行了深入探讨分析,并完成收发机系统芯片验证和测试。一、在频域抗干扰技术方面:（1）本文提出了一种基于频率选择并联-串联负反馈技术的自干扰抑制收发机新结构,能够实现对临近信道干扰抑制。分析了具体芯片电路实现架构,根据系统架构对其中关键技术、模块及收发机系统芯片进行了研究。其中,提出的一款嵌入源极退化网络（SDN）的干扰抑制低噪声放大器,在实现较高干扰抑制的同时不会引入额外的噪声和功耗。该低噪声放大器采用CMOS工艺流片,能够实现>16.5 dB的干扰抑制能力,-7.5 dBm的干扰信号承受能力,在0 dBm干扰信号下,噪声系数仅为3.6 dB。相关技术已经申请发明专利。采用CMOS工艺设计了一款060dB增益调节范围、1 dB增益步进、带宽高达250 MHz的可编程增益放大器（PGA）,具有较高的线性度、较低的功耗和芯片面积。相关工作已发表在2015 ISPACS国际会议。提出的一款基于双输入全差分OPA的Sallen-Key LPF,打破了传统宽带滤波器在噪声、线性度、插入损耗以及滚降系数之间的折中,能够实现75150 MHz带宽可调以及>40 dBc的邻道抑制。提出的一种以电流镜作为跨导级的直流失调消除电路,能够避免静态电流及对PGA的共模点的影响。相关技术已经申请中国发明专利并授权。研究了发射机关键模块,并重点针对输出功率调节、线性度及发射机泄露的干扰信号抑制等方面做了优化设计。研究了频率综合器中的VCO,分频器及自动频率校准（AFC）等模块,提出了自适应环路带宽控制（ALBC）技术,用来加速锁定。频率综合器采用CMOS工艺流片并测试,13 GHz处相噪达到-112.5 dBc/Hz@1 MHz。相关工作已发表在国际期刊IEICE Trans.on Electronics上。（2）在上述关键技术和模块的基础上,根据所提自干扰抑制收发机架构,采用CMOS工艺,设计并实现所提出的新型宽带自干扰抑制收发机芯片。测试结果表明,该芯片中接收机的噪声系数为3 dB,带外IIP3为+17.5 dBm。接收机和发射机在160 MHz调制带宽OFDM 256 QAM下的EVM分别能够达到2.02%和2.72%。在自干扰抑制模式下,blocker P1dB为-8 dBm,在0 dBm干扰下噪声系数仅恶化2.1 dB为5.1 dB。在-15 dBm 80 MHz带宽300 MHz频偏处的自干扰存在的情况下,接收-40 dBm 160 MHz带宽256 QAM的有用信号,接收的EVM仍能达到2.98%。相关工作已发表在国际核心期刊IEEE Trans.on Microw.Theory and Techn.（TMTT）上。二、在空域抗干扰技术方面:（1）本文研究并提出了能够覆盖5G移动通信首选商用候选频段（35 GHz）的高精度、低相位误差宽带波束成形相控阵收发机芯片技术。分析了相控阵收发机架构、分析了单通道接收机、发射机及频率综合器结构。根据系统架构对其中关键技术、模块及收发机系统芯片进行了研究。其中,提出的可重构正交产生电路结构及可编程增益级的最优化设计方法,降低了6-bit矢量合成移相器的RMS相位误差和增益误差,提高了频率覆盖范围。该移相器采用65-nm CMOS工艺流片验证,在2.46 GHz频率范围内,RMS相位误差小于2°,RMS增益误差小于0.75 dB。相关工作已发表在国际核心期刊Microwave and Optical Technology Letters上。基于共源共栅噪声抵消结构,研究并设计了一款无电感宽带低噪声放大器,将相关技术扩展到本文需要的更高频段。该低噪声放大器采用65-nm CMOS流片,工作频率覆盖25 GHz,具有较好的噪声、线性度、功耗及芯片面积等方面综合性能。相关工作已发表在国际期刊IEICE Trans.on Fund.Electron.Commun.Comput.Sci.上。提出的一种无电感宽带双转单电路结构,大大减小了芯片面积,具有更好的双转单增益误差及相位误差特性。设计了无片上电感功率放大电路,同上述双转单电路一起采用65-nm CMOS流片验证,测试结果表明,从0.1 GHz至6 GHz,双转单增益误差小于±0.2 dB,相位误差小于±1°,功率放大电路输出功率达10.8 dBm。相关技术已经申请中国发明专利。（2）在上述关键技术和模块的基础上,根据波束成形相控阵收发机架构,设计实现了带有射频移相功能的接收机和发射机芯片,采用65-nm CMOS工艺流片。测试结果表明,接收机、发射机芯片均具有很宽的工作频率范围,能够覆盖5G移动通信商用频段（如3.5 GHz Band、4.9 GHz Band）,具有较高的移相精度、较大的增益调节范围,较大的中频带宽。
杨靖文[7]（2018）在《应用于超宽带毫米波频率源的12-20GHz 8/9双模分频器设计》文中认为频率综合器是射频无线收发机中的关键模块,可以为不同标准的无线收发机提供稳定、可编程、低噪声的本地振荡信号。在基于锁相环结构的频率综合器中,可编程分频器是其中的一个重要模块,它是频率综合器能提供多个高精度频率信号并同时实现高频率低功耗工作的关键。而双模分频器作为实现可编程分频的关键模块,设计难度大且其性能决定了整个可编程分频器的性能,因此对双模分频器的研究具有重要的理论意义和工程应用价值。本文基于0.13μm SiGe BiCMOS工艺设计了一个应用于超宽带毫米波频率源的12-20GHz 8/9双模分频器。它由同步4/5分频器、二分频器以及缓冲器构成,其中同步4/5分频器的触发器单元采用嵌入或门的源极耦合结构,提高了电路的工作频率;二分频器由源极耦合结构触发器首尾相连构成,进一步缩短了环路延时;缓冲器采用射级跟随结构以驱动后级和负载。论文给出了8/9双模分频器的电路设计、前仿真、版图设计和路场混合后仿真。路场混合后仿真结果表明:将电源电压设置为3.3V,在27℃、TT工艺角下,8/9双模分频器工作频率范围为10-21GHz,1MHz处的相位噪声在八分频和九分频时分别为-148.222dBc/Hz和-149.065dBc/Hz,工作电流为22.13mA,灵敏度优于232mV,均满足设计指标要求。版图总面积为660×720μm2。本文设计的12-20GHz 8/9双模分频器功能正确,路场混合后仿真结果满足指标要求,可应用于超宽带毫米波频率源芯片中。
李大为[8]（2017）在《低功耗生物医疗收发机前端关键技术研究》文中进行了进一步梳理生物医疗收发机是当前无线通信系统的一个研究热点,随着CMOS工艺的持续发展,低成本、低功耗单片集成生物医疗收发机的研究有着日趋重要的意义。对生物医疗收发机而言,其数据传输是非对称的;在接收端,收发机只需接收简单的指令来控制外部器件的工作即可,接收数据率较低,约数百Kb/s。然而外部器件如温度传感器、压力传感器或摄像机工作时采集的数据往往非常大,这导致收发机发射数据率在Mb/s数量级。针对生物医疗收发机的这一工作特点,本文提出了一种接收和发送分别工作于不同模式的结构。低Q值电感和变压器的使用会带来射频模块性能的恶化,那么,如何提高片上无源器件的Q值是当前射频电路中非常重要的研究课题,详细讨论了降低Q值的非理想效应及提高Q值的方法。这些技术包括:多层金属并联、PGS技术、增加金属线圈线宽和厚度、使用电阻率低的介质（如铜等）、增加金属线和衬底间的电阻等,利用这些技术完成了硅基集成无源器件的仿真、设计和优化。在电路设计上,本论文将重点放在收发机关键模块的研究和实现上。接收端的挑战主要来自于,随着CMOS工艺的不断发展,电源电压也等比例降低,但MOS管的阂值电压却几乎未变,这意味着MOS管的开启电压几乎没有变化,这对设计高灵敏度的能量获取带来了极大的挑战,本文在总结前人技术的基础上,提出了一种基于阈值补偿方法的能量获取电路,该电路基于栅端偏置补偿,提高了电路的输入灵敏度,电路使用UMC 0.18 μm工艺验证,测试显示,该能量获取电路最小输入能量仅为-10dBm,输入电压为500mV时输出电压能达到1.83V;紧随能量获取电路的是两款LDO,覆盖了能量获取电路1.2～12V.的输出范围。第一款LDO通过组合不同温度系数电阻以得到零温度输出电压,同时增加了 PSR提高电路。该LDO使用HJTC 0.25μm CMOS制造,包括偏置电路在内,稳压器的面积仅为0.102mm2,电源电压4～12 V,LDO稳定输出2.5V电压,TRR和VRR和分别达到了 0.044 mV/℃和1.1 mV/V,静态电流仅为7.5μA。第二款LDO仅使用了 15KΩ的电阻,电压基准基于亚阈值操作以使功耗最小化,同时对电压基准温度系数进行了优化。使用零极点跟踪补偿,产生跟踪负载电流的内部零点。该设计基于UMC 0.18 μm 2P5M工艺,核心面积仅为0.0146 mm2。LDO的最大负载电容为5 mA,稳定输出1.1 V电压。测得的下冲和过冲分别为55 mV和60 mV,电源电压1.2～4V,1.2 V电源下的总静态电流仅为370 nA。整个接收部分由低压放大器、增益放大器和解调电路组成,低压放大器为一低压单管LNA,对输入ASK已调信号进行低噪声放大,增益放大器放大ASK信号的幅度便于解调,ASK解调电路包括包络检波器、均值信号产生器和电压比较器。整个接收机前端设计基于UMC 0.18 μm 2P5M EEPROM工艺,核心面积为533 μm×817μm,电源电压为1.1V,在80kbps数据率下实现了 55 pJ/bit的能量效率。同相/正交信号（I/Q）产生电路是整个射频收发机中不可或缺的一个模块。对I/Q信号的产生电路进行了总结,比较了各种结构优劣,提出了二款低噪声、低功耗的I/Q信号产生电路,第一款QVCO基于MOS串联耦合（S-QVCO）,PMOS管作为耦合管有利于减小闪烁噪声,没有使用工艺库的电感模型而进行了重新设计,电感使用N阱隔离技术以提高Q,进一步提高电路相位噪声表现,该S-QVCO电路设计基于XMC 55 nm CMOS工艺,在1MHz频率偏移处达到了-118 dBc/Hz,实现了-180.88 dB的FoM。第二款QVCO基于变压器反馈电流复用结构（TC-QVCO）,同时利用了变压器反馈低电压和电流复用低电流的优点,降低了电路的功耗,同时,源极衰减电阻改善了输出信号幅度不平衡现象。TC-QVCO电路设计同样基于XMC 55 nm CMOS工艺,在1MHz频率偏移处达到了-112.23 dBc/Hz,实现了-178.44 dB的FoM,输出电压幅度不平衡为 30mV。发送时,芯片工作于有源模式,为了满足低功耗、高速数据传输能力的要求,提出了一种锁相环带外调制的FSK调制器,不同于传统以混频器为基础的发射机,调制速率受到锁相环带宽的限制,本文提出的调制器工作在锁相环外,消除了锁相环带宽的限制,并使用一相位选择器替代消耗大量电流的滤波器以及混频器,这种工作方式极大提高了收发机的能量效率。为了节省面积,锁相环使用了 MOS电容滤波器和Ring-VCO,根据噪声产生的原理,分别推导出Ring-VCO的高斯白噪声和闪烁噪声,得到本文Ring-VCO相位噪声的完整表达式,使用了一种自偏置电路来提高Ring-VCO的相位噪声表现,测试显示,电源电压为1.6 V时,电路在1MHz频率偏移处相噪可达-108 dBc/Hz,。分析了静态分频器的自谐振频率,这有利于我们知道二分频器可以工作的最高频率。整个芯片的设计基于UMC 0.18 μm工艺,核心面积仅为0.04 mm2,在100Mbps速率下达到了 20pJ/Bit的能量效率。
高谦[9]（2017）在《CMOS光接收机模拟前端电路的带宽拓展研究》文中进行了进一步梳理随着数据量爆发式增长,以电互连为主的短距离通信将不能满足要求,因此提出单片光电集成（OEIC）来解决这一难题。另外,随着工艺线宽的不断缩减,硅基CMOS电路的性能显着提升。因此,研制基于标准CMOS工艺的吉比特以上的低成本、高集成度的光电集成芯片成为当前的研究热点。而作为光通信接收链路的关键模块,跨阻放大器（TIA）对整个光接收机的性能有着至关重要的影响。因此,高速、低噪声跨阻放大器的设计成为提升网络整体性能的关键因素之一。本文基于调节型共源共栅（RGC）结构设计了三款跨阻放大器和一款光接收机模拟前端电路。本文所有电路都是在UMC 0.18μm CMOS工艺中进行仿真设计的,主要研究工作总结如下:1、通过引入最佳偏置网络和T型匹配网络,设计了一款带宽和噪声性能优异的TIA。仿真结果表明,在输入电容为0.3 pF时,放大器的跨阻增益为51dBΩ,-3 dB带宽为14 GHz,平均等效输入噪声电流密度为13 pA/√Hz。2、设计实现了一款低噪声交叉耦合结构的跨阻放大器。通过采用两级共源放大器作为RGC结构的辅助放大器,优化电路参数以及在输入端引入阶梯型无源匹配网络来提升电路带宽和噪声性能。测试结果表明,在探测器等效电容为300 pF时,所设计跨阻放大器芯片的-3 dB带宽为2.2 GHz,跨阻增益为61.8dBΩ,平均等效输入噪声电流谱密度仅为9 pA/√Hz,成功实现了2.5Gb/s的传输速率。3、设计实现了一款由改进型RGC输入级和单转差放大器（S-D AMP）组成的宽带TIA。通过在RGC结构中引入L型匹配网络和共源共栅结构,其性能得到显着提升。此外,为了简化后端限幅放大器（LA）的设计和抑制共模噪声,提出了一种S-D AMP来实现全差分输出和提升增益的方法。在芯片中设计300fF MIM在片电容来模拟探测器。测试结果表明,跨阻放大器的增益为61 dBΩ,-3 dB带宽为8.1 GHz,平均等效输入噪声电流密度为18.5 pA/√Hz。在1.8V供电电压下,直流功耗为68 mW,芯片面积为0.9 mm2。4、基于上述设计的宽带跨阻放大器,采用三级交错式有源反馈限幅放大器和Ft倍频器设计了一款全差分宽带光接收机模拟前端电路。仿真结果表明,其跨阻增益为94.5 dBΩ,-3 dB带宽为9.5 GHz,等效输入噪声电流为26.3 pA/√Hz。本文在分析当前国内外最新研究进展的基础上,设计了多款的接收机前端电路,对单片集成光接收机的设计与实现具有一定的参考价值。
李志贞[10]（2016）在《超高速并行时钟数据恢复电路的研究与设计》文中研究表明并行传输作为大幅提高传输带宽的一种有效方式,在超高速光纤通信系统中得到广泛应用。时钟数据恢复电路（CDR）作为超高速（光纤）数字通信中的关键技术,国内外都在对其进行持续不断地研究,以期达到更适用、更佳的性能。近年来,伴随着超高速并行光互联的兴起,应用于并行光互联中的CDR技术,即并行CDR技术成为研究的焦点。本文首先对几种经典的并行CDR方案进行了总结和分析,随后对构成并行CDR的单信道CDR电路进行了相应介绍。对基于锁相环（PLL）型时钟数据恢复电路以及基于相位选择（PS）/相位插值（PI）型时钟数据恢复电路进行了重点介绍。在上述基础上,设计了一种5Gb/s/ch的并行CDR电路。该并行CDR电路由PLL型CDR以及PS/PI型CDR组合实现。其中,PLL型CDR主要包括半速率鉴相器、电荷泵以及环形压控振荡器等结构单元。电荷泵采用自举基准并加入运放,从而改善了充放电电流之间的匹配特性。环形压控振荡器中的延迟单元采用电感峰化技术拓展了其带宽,同时实现了较高的振荡频率。通过增加一对栅极接地的NMOS管,其调谐频率以及调谐范围均得到了相应提高,线性度也得到了一定的改善。PS/PI型CDR主要由Bang-Bang型PD、PS/PI单元以及控制电路等基本单元构成。其中,PS/PI电路与传统结构相比,节省了两个PS电路,从而在电路复杂度以及功耗等方面得到了相应改善。该并行CDR中,PLL型CDR从输入数据中提取出的两路的正交时钟,不仅可以完成本信道的数据恢复,同时,该正交时钟又将作为后续信道的参考时钟,完成后续信道中PS/PI型CDR的时钟和数据恢复。与传统并行CDR相比,避免了全部采用PLL型CDR而造成的压控振荡器（VCO）之间的相互干扰。该并行CDR电路不需要额外的本地参考时钟,同时可以扩展为多路。本设计整体芯片版图面积为1.7×1.585mm2,电路核心模块功耗为172.4mW。仿真结果显示,当输入为并行数据为5Gb/s时,该电路恢复出的时钟与数据的峰峰抖动值分别为6.1ps、8.1ps,8.7ps、11.2ps。
二、1.244-GHz、0.25-μm CMOS全差分锁相环倍频器设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、1.244-GHz、0.25-μm CMOS全差分锁相环倍频器设计（论文提纲范文）
（1）可重构射频收发器芯片中频率合成器的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容及贡献 |
| 1.4 论文的组织架构 |
| 2 无线收发器理论基础及可重构系统设计 |
| 2.1 无线收发器理论基础 |
| 2.2 收发器中频率合成器 |
| 2.3 可重构射频收发器系统设计 |
| 2.4 本章小结 |
| 3 抑制闪烁噪声上变频的宽带VCO |
| 3.1 VCO相位噪声 |
| 3.2 闪烁噪声传递模型 |
| 3.3 带源级阻尼电阻的VCO |
| 3.4 测试结果 |
| 3.5 .本章小结 |
| 4 频率合成器输出范围扩展技术 |
| 4.1 宽带频率合成器架构 |
| 4.2 多模分频器分频比扩展技术 |
| 4.3 基于被动负阻负载的正交单边带混频器 |
| 4.4 基于可再生结构的正交输入-正交输出分频器 |
| 4.5 宽带频率合成器测试结果 |
| 4.6 本章小结 |
| 5 基于TDC的快速AFC及量化噪声抑制技术 |
| 5.1 AFC研究现状概述 |
| 5.2 基于TDC的快速AFC |
| 5.3 基于相位切换的量化噪声抑制技术 |
| 5.4 仿真及测试结果 |
| 5.5 本章小结 |
| 6 收发器测试结果 |
| 6.1 收发器版图设计 |
| 6.2 接收机测试结果 |
| 6.3 发射机测试结果 |
| 6.4 系统测试结果 |
| 6.5 本章小结 |
| 7 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 1 攻读博士学位期间发表论文目录 |
| 附录 2 攻读博士学位期间申请专利目录 |
（2）应用于WLAN 802.11b的压控振荡器及高速二分频器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容与设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织与结构安排 |
| 第二章 振荡器及高速二分频器相关理论 |
| 2.1 振荡器概述 |
| 2.2 压控环形振荡器 |
| 2.3 LC交叉耦合振荡器 |
| 2.3.1 正反馈系统分析法 |
| 2.3.2 负阻电路分析法 |
| 2.4 常见的LC交叉耦合振荡器结构的介绍 |
| 2.4.1 单交叉耦合LC-VCO |
| 2.4.2 互补交叉耦合LC-VCO |
| 2.4.3 C类偏置LC-VCO |
| 2.5 振荡器的主要性能参数 |
| 2.6 振荡器相位噪声分析 |
| 2.6.1 相位噪声概述 |
| 2.6.2 线性时不变相位噪声模型 |
| 2.6.3 线性时变相位噪声模型 |
| 2.6.4 压控振荡器的数学模型 |
| 2.7 高速二分频器结构的选择 |
| 2.8 注入锁定分频器概述 |
| 2.9 注入锁定分频器常见结构介绍 |
| 2.9.1 尾电流注入型ILFD |
| 2.9.2 串联峰化型ILFD |
| 2.9.3 直接注入型ILFD |
| 2.9.4 双端混频直接注入型ILFD |
| 2.10 尾电流源注入型ILFD锁定原理简介 |
| 2.11 本章总结 |
| 第三章 压控振荡器及注入锁定分频器设计 |
| 3.1 压控振荡器设计 |
| 3.1.1 VCO结构的选择 |
| 3.1.2 偏置电流源电路的选择 |
| 3.1.3 可变电容及开关电容阵列的选择 |
| 3.1.4 电感的选择 |
| 3.1.5 交叉耦合对管尺寸的选择 |
| 3.1.6 VCO相位噪声优化设计 |
| 3.2 注入锁定分频器电路设计 |
| 3.2.1 ILFD结构的选择 |
| 3.2.2 谐振腔的选择 |
| 3.2.3 尾电流源及交叉耦合对管的选择 |
| 3.2.4 谐振腔优化设计 |
| 3.3 电路级联设计 |
| 3.3.1 VCO与 ILFD的级联设计 |
| 3.3.2 输出缓冲电路的设计 |
| 3.3.3 电路级联结构 |
| 3.3.4 电路器件参数 |
| 3.4 VCO电路前仿真结果与分析 |
| 3.4.1 TT工艺角前仿真结果 |
| 3.4.2 SS工艺角前仿真结果 |
| 3.4.3 FF工艺角前仿真结果 |
| 3.5 ILFD电路与级联电路前仿真结果与分析 |
| 3.5.1 TT工艺角前仿真结果 |
| 3.5.2 SS工艺角前仿真结果 |
| 3.5.3 FF工艺角前仿真结果 |
| 3.6 本章总结 |
| 第四章 电路后仿真与测试方案 |
| 4.1 电路版图设计 |
| 4.2 VCO电路后仿真结果与分析 |
| 4.2.1 TT工艺角后仿真结果 |
| 4.2.2 SS工艺角后仿真结果 |
| 4.2.3 FF工艺角后仿真结果 |
| 4.3 ILFD电路与级联电路后仿真结果与分析 |
| 4.3.1 TT工艺角后仿真结果 |
| 4.3.2 SS工艺角后仿真结果 |
| 4.3.3 FF工艺角后仿真结果 |
| 4.4 仿真结果与设计指标的对比分析 |
| 4.5 电路测试方案 |
| 4.5.1 测试仪器 |
| 4.5.2 电路引脚说明 |
| 4.5.3 瞬态输出波形测试 |
| 4.5.4 调谐曲线与相位噪声测试 |
| 4.6 本章总结 |
| 第五章 总结与展望 |
| 5.1 工作总结 |
| 5.2 工作展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间发表的论文 |
| 附录 |
（3）用于高速CMOS图像传感器的电源控制和锁相环模块设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 CMOS图像传感器与CCD图像传感器 |
| 1.3 CMOS图像传感器应用的锁相环发展与现状 |
| 1.4 本论文的主要工作和组织架构 |
| 第2章 CMOS图像传感器基本理论和结构 |
| 2.1 CMOS图像传感器的基本理论和历史沿革 |
| 2.2 CMOS图像传感器的基本结构 |
| 2.3 像素和像素阵列结构 |
| 2.4 行-列像素寻址和信号处理结构 |
| 2.5 电源控制结构 |
| 2.6 锁相环结构 |
| 2.7 其他电路结构 |
| 2.8 本章小结 |
| 第3章 电源控制模块 |
| 3.1 带隙基准基础 |
| 3.1.1 带隙基准的性能 |
| 3.1.2 带隙基准的性能指标汇总 |
| 3.1.3 带隙基准的原理 |
| 3.1.4 带隙基准的一些典型结构 |
| 3.2 带隙基准设计 |
| 3.2.1 带隙基准电路设计 |
| 3.2.2 带隙基准在不同工艺下实现的指标 |
| 3.3 参考电压的设计 |
| 3.4 PTAT电流源设计 |
| 3.5 电平移位电路设计 |
| 3.6 本章小结 |
| 第4章 锁相环基础 |
| 4.1 锁相环基本结构 |
| 4.1.1 鉴频鉴相器 |
| 4.1.2 电荷泵 |
| 4.1.3 环路滤波器 |
| 4.1.4 压控振荡器 |
| 4.1.5 分频器 |
| 4.2 锁相环系统分析 |
| 4.2.1 锁相环的阶数和类型 |
| 4.2.2 锁相环环路传递函数分析 |
| 4.3 锁相环噪声分析 |
| 4.4 本章小结 |
| 第5章 锁相环设计 |
| 5.1 锁相环各模块电路设计 |
| 5.1.1 鉴频鉴相器设计 |
| 5.1.2 电荷泵设计 |
| 5.1.3 压控振荡器设计 |
| 5.1.4 分频器设计 |
| 5.1.5 环路滤波器设计 |
| 5.2 时钟抖动 |
| 5.2.1 时钟抖动和相位噪声 |
| 5.2.2 抖动的分类 |
| 5.3 锁相环整体后仿真 |
| 5.4 双环路锁相环 |
| 5.4.1 双环路锁相环结构 |
| 5.4.2 双环路锁相环环路参数 |
| 5.4.3 双环路锁相环仿真 |
| 5.5 版图 |
| 5.6 单环路锁相环和双环路锁相环性能指标汇总 |
| 5.7 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 6.2.1 电源模块的优化 |
| 6.2.2 新结构锁相环的设计 |
| 参考文献 |
| 攻读硕士学位期间主要的研究成果 |
| 致谢 |
（4）CMOS多模多频小数频率综合器的关键技术研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略语表 |
| 第1章 绪论 |
| 1.1 论文研究背景及意义 |
| 1.2 频率综合器研究与进展 |
| 1.3 论文主要贡献及组织结构 |
| 参考文献 |
| 第2章 锁相环频率综合器的基本原理 |
| 2.1 引言 |
| 2.2 常见性能指标 |
| 2.2.1 输出频率范围 |
| 2.2.2 频率精度 |
| 2.2.3 频率稳定度和准确度 |
| 2.2.4 频率切换时间 |
| 2.2.5 频谱纯度 |
| 2.3 电荷泵整数PLL频率综合器 |
| 2.3.1 环路的连续时间线性相位分析 |
| 2.3.2 环路稳定性分析 |
| 2.3.3 环路动态特性 |
| 2.4 本章小结 |
| 参考文献 |
| 第3章 高性能MASH DDSM研究与设计 |
| 3.1 引言 |
| 3.2 电荷泵小数PLL频率综合器 |
| 3.3 Delta-sigma调制器基本原理 |
| 3.4 误差反馈调制器 |
| 3.5 MASH DDSM |
| 3.5.1 传统MASH DDSM |
| 3.5.2 常见改进MASH DDSM |
| 3.6 调制器量化噪声对PLL相位噪声的映射 |
| 3.7 确定性方法下新型MASH DDSM的研究与设计 |
| 3.7.1 整体结构 |
| 3.7.2 序列长度 |
| 3.7.3 仿真和FPGA功能验证 |
| 3.8 扰动方法下新型MASH DDSM的研究与设计 |
| 3.8.1 整体结构 |
| 3.8.2 扰动信号对序列长度的影响 |
| 3.8.3 FPGA功能验证和测试 |
| 3.9 本章小结 |
| 参考文献 |
| 第4章 宽带LC-VCO的研究与实现 |
| 4.1 引言 |
| 4.2 LC-VCO基本原理及结构 |
| 4.2.1 .基本振荡原理 |
| 4.2.2 .负阻结构 |
| 4.2.3 .可变电容 |
| 4.2.4 .宽带LC-VCO |
| 4.3 VCO相位噪声分析 |
| 4.3.1 线性时不变模型 |
| 4.3.2 非线性时不变模型 |
| 4.3.3 线性时变模型 |
| 4.3.4 低相噪设计技术 |
| 4.4 宽带VCO设计 |
| 4.4.1 结构设计 |
| 4.4.2 测试结果 |
| 4.5 本章小结 |
| 参考文献 |
| 第5章 多模多频小数频率综合器其他关键模块研究与设计 |
| 5.1 引言 |
| 5.2 分频器链路 |
| 5.2.1 相位切换电路设计 |
| 5.2.2 2/3 分频器链路分析与设计 |
| 5.2.3 功能验证 |
| 5.3 鉴频鉴相器 |
| 5.3.1 PFD基本原理 |
| 5.3.2 PFD死区 |
| 5.3.3 PFD结构设计 |
| 5.3.4 PFD功能验证 |
| 5.4 可编程电荷泵 |
| 5.4.1 电荷泵基本原理 |
| 5.4.2 常用电荷泵结构 |
| 5.4.3 可编程电荷泵设计及功能验证 |
| 5.5 AFC电路 |
| 5.5.1 AFC整体结构设计 |
| 5.5.2 最优控制字搜索模块设计 |
| 5.5.3 环路带宽校准模块设计 |
| 5.6 AFC及环路整体功能验证 |
| 5.7 本章小结 |
| 参考文献 |
| 第6章 频率综合器整体版图设计与后仿真 |
| 6.1 版图设计要点 |
| 6.2 版图设计与后仿真结果 |
| 6.2.1 小数分频器版图设计及后仿真 |
| 6.2.2 VCO版图设计及后仿真结果 |
| 6.2.3 小数PLL频率综合器版图设计 |
| 6.3 测试方案 |
| 6.4 本章小结 |
| 参考文献 |
| 第7章 总结与展望 |
| 致谢 |
| 攻读博士学位期间发表的论文与其他学术成果 |
（5）60GHz通信系统硅基频率综合器关键技术研究与芯片设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 60GHz收发机系统综述 |
| 1.2.1 二次变频结构 |
| 1.2.2 滑动中频结构 |
| 1.2.3 直接变频(零中频)结构 |
| 1.2.4 本课题采用的60GHz收发机结构 |
| 1.3 频率合成技术综述 |
| 1.3.1 直接模拟频率合成 |
| 1.3.2 锁相频率合成 |
| 1.3.3 直接数字频率合成 |
| 1.3.4 复合结构频率合成 |
| 1.4 应用于60GHz收发机的频率综合器研究现状 |
| 1.4.1 40GHz射频/20GHz中频频率综合器 |
| 1.4.2 48GHz射频/12GHz中频频率综合器 |
| 1.4.3 60GHz正交频率综合器 |
| 1.5 研究内容 |
| 1.6 论文组织结构 |
| 参考文献 |
| 第2章 锁相环频率综合器原理与系统设计 |
| 2.1 引言 |
| 2.2 锁相环频率合成原理 |
| 2.3 电荷泵锁相环频率综合器系统模型 |
| 2.3.1 电荷泵锁相环频率综合器系统 |
| 2.3.2 电荷泵锁相环频率综合器各模块数学模型 |
| 2.3.3 电荷泵锁相环传递函数及稳定性分析 |
| 2.4 电荷泵锁相环频率综合器相位噪声分析 |
| 2.4.1 相位噪声定义 |
| 2.4.2 电荷泵锁相环频率综合器相位噪声传输函数 |
| 2.5 频率综合器系统设计与仿真 |
| 2.5.1 频率综合器系统设计 |
| 2.5.2 48GHz频率综合器行为级仿真 |
| 2.5.3 48GHz频率综合器各模块设计指标 |
| 2.6 本章小结 |
| 参考文献 |
| 第3章 毫米波压控振荡器研究与设计 |
| 3.1 引言 |
| 3.2 压控振荡器基本原理及典型结构 |
| 3.2.1 振荡器基本原理 |
| 3.2.2 环形振荡器 |
| 3.2.3 LC振荡器 |
| 3.3 压控振荡器相位噪声分析 |
| 3.3.1 相位噪声产生机理 |
| 3.3.2 相位噪声模型 |
| 3.3.3 压控振荡器相位噪声优化方法 |
| 3.4 24GHz压控振荡器设计与实现 |
| 3.4.1 电路结构设计 |
| 3.4.2 压控振荡器初始参数计算与性能仿真 |
| 3.4.3 压控振荡器频率调谐范围优化与性能仿真 |
| 3.4.4 版图设计与场-图联合仿真 |
| 3.4.5 电路测试结果 |
| 3.5 本章小结 |
| 参考文献 |
| 第4章 高速分频器研究与设计 |
| 4.1 引言 |
| 4.2 分频器基本原理及典型结构 |
| 4.2.1 模拟分频器 |
| 4.2.2 数字分频器 |
| 4.3 高速可编程分频技术研究 |
| 4.3.1 源极耦合逻辑分频器 |
| 4.3.2 可编程分频器分频比扩展 |
| 4.4 24GHz可编程分频器设计与实现 |
| 4.4.1 分频器设计指标及总体结构设计 |
| 4.4.2 24GHz高速二分频器设计 |
| 4.4.3 12GHz脉冲-吞咽计数器设计 |
| 4.5 本章小结 |
| 参考文献 |
| 第5章 高速鉴频鉴相器和电荷泵电路设计 |
| 5.1 引言 |
| 5.2 高速鉴频鉴相器的研究与实现 |
| 5.2.1 高速鉴频鉴相器基本原理与典型电路 |
| 5.2.2 鉴频鉴相器死区与盲区的分析与优化 |
| 5.2.3 108MHz鉴频鉴相器设计与实现 |
| 5.3 电荷泵的研究与实现 |
| 5.3.1 电荷泵研究 |
| 5.3.2 高速电荷泵设计与实现 |
| 5.4 本章小结 |
| 参考文献 |
| 第6章 锁相环系统集成与测试 |
| 6.1 引言 |
| 6.2 锁相环系统集成技术 |
| 6.2.1 集成电路系统集成形式 |
| 6.2.2 模块间的信号传递 |
| 6.2.3 模块间的隔离 |
| 6.3 24GHz锁相环芯片设计 |
| 6.4 电路测试结果 |
| 本章小结 |
| 参考文献 |
| 第7章 毫米波二倍频器研究与设计 |
| 7.1 引言 |
| 7.2 二倍频器主要结构及性能分析 |
| 7.2.1 二极管无源二倍频器 |
| 7.2.2 单端有源二倍频器 |
| 7.2.3 推-推(Push-Push)二倍频器 |
| 7.2.4 吉尔伯特(Gilbert)倍频器 |
| 7.3 带有负阻补偿的互补推-推倍频器 |
| 7.3.1 互补推-推(Complementary Push-Push)二倍频器 |
| 7.3.2 负阻(Negative Resistor)补偿技术 |
| 7.4 48GHz倍频器电路设计与实现 |
| 7.4.1 电路结构设计 |
| 7.4.2 版图设计与仿真 |
| 7.4.3 电路测试结果 |
| 7.5 本章小结 |
| 参考文献 |
| 第8章 总结与展望 |
| 8.1 论文主要工作 |
| 8.2 论文主要创新点 |
| 8.3 未来工作展望 |
| 攻读博士期间发表论文及成果 |
| 致谢 |
（6）面向IMT-2020的宽带射频收发机SoC芯片研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 IMT-2020 候选频段 |
| 1.3 宽带干扰抑制收发机的研究现状 |
| 1.4 宽带波束成形相控阵收发机的研究现状 |
| 1.5 论文研究的主要内容和组织结构 |
| 参考文献 |
| 第2章 宽带射频收发机芯片抗干扰技术研究 |
| 2.1 本章引论 |
| 2.2 抗干扰技术 |
| 2.2.1 抗干扰技术思想 |
| 2.2.1.1 频域滤波 |
| 2.2.1.2 干扰抵消 |
| 2.2.1.3 波束成形 |
| 2.2.2 抗干扰典型基本单元电路 |
| 2.2.2.1 频谱搬移技术 |
| 2.2.2.2 N-path filter |
| 2.2.2.3 片上双工器/环形器 |
| 2.3 扰阻塞及自干扰抑制收发机 |
| 2.3.1 抗阻塞接收机 |
| 2.3.2 邻近信道FDD/Co-Existence及全双工(FD)收发机 |
| 2.4 波束成形相控阵收发机 |
| 2.4.1 波束成形相控阵收发机系统结构分析 |
| 2.4.2 Hybrid MIMO |
| 2.5 小结 |
| 参考文献 |
| 第3章 宽带自干扰抑制收发机SoC芯片研究与设计实现 |
| 3.1 本章引论 |
| 3.2 系统分析 |
| 3.2.1 基于频率选择并联-串联反馈的自干扰抑制收发机 |
| 3.2.2 系统需求分析 |
| 3.3 系统架构 |
| 3.3.1 接收机架构 |
| 3.3.2 发射机架构 |
| 3.4 接收机关键模块设计 |
| 3.4.1 干扰抑制低噪声放大器 |
| 3.4.1.1 干扰抑制低噪声放大器技术 |
| 3.4.1.2 干扰抑制低噪声放大器电路设计 |
| 3.4.1.3 测试结果 |
| 3.4.2 接收模拟基带 |
| 3.4.2.1 PGA设计 |
| 3.4.2.2 LPF设计 |
| 3.4.2.3 直流失调消除电路(DCOC)设计 |
| 3.5 发射机关键模块设计 |
| 3.5.1 发射模拟基带 |
| 3.5.2 上混频器 |
| 3.5.3 RF-PGA |
| 3.5.4 双转单电路(D2S) |
| 3.5.5 驱动放大器 |
| 3.6 频率综合器设计 |
| 3.6.1 频率综合器的设计考虑及架构 |
| 3.6.2 VCO设计 |
| 3.6.3 高速二分频器及可编程分频器设计 |
| 3.6.4 PFD、CP设计 |
| 3.6.5 数字电路模块设计 |
| 3.6.5.1 自适应环路带宽控制(ALBC) |
| 3.6.5.2 自动频率校准(AFC) |
| 3.6.5.3 Σ-Δ调制器(SDM) |
| 3.6.6 频率综合器测试结果 |
| 3.7 收发机芯片测试 |
| 3.7.1 接收机性能测试 |
| 3.7.2 发射机性能测试 |
| 3.7.3 收发机的干扰抑制性能测试 |
| 3.7.4 收发机测试结果总结及对比 |
| 3.8 小结 |
| 参考文献 |
| 第4章 宽带波束成形相控阵收发机芯片研究与设计实现 |
| 4.1 本章引论 |
| 4.2 系统架构 |
| 4.2.1 接收机架构 |
| 4.2.2 发射机架构 |
| 4.2.3 频率综合器架构 |
| 4.3 6-bit矢量合成移相器 |
| 4.3.1 射频移相器结构选取 |
| 4.3.2 6-bit移相器电路设计 |
| 4.3.2.1 正交产生电路设计 |
| 4.3.2.2 I/Q VGAs设计 |
| 4.3.3 移相器测试 |
| 4.4 宽带低噪声放大器 |
| 4.4.1 低噪声放大器电路设计 |
| 4.4.2 低噪声放大器测试 |
| 4.5 宽带功率放大电路 |
| 4.5.1 电路设计 |
| 4.5.1.1 电路结构分析 |
| 4.5.1.2 双转单(D2S)电路设计 |
| 4.5.1.3 功率放大级电路设计 |
| 4.5.2 功率放大电路测试 |
| 4.6 相控阵收发芯片系统集成及测试 |
| 4.7 小结 |
| 参考文献 |
| 第5章 总结与展望 |
| 5.1 论文的主要工作 |
| 5.2 论文的主要创新点 |
| 5.3 展望 |
| 致谢 |
| 攻读博士学位期间取得的成果 |
（7）应用于超宽带毫米波频率源的12-20GHz 8/9双模分频器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 频率综合器研究现状 |
| 1.2.2 分频器研究现状 |
| 1.3 研究内容与设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织结构 |
| 第2章 双模分频器设计基础 |
| 2.1 锁相环频率综合器基本原理 |
| 2.1.1 锁相环结构及其工作原理 |
| 2.1.2 电荷泵锁相环频率综合器原理 |
| 2.1.3 电荷泵锁相环频率综合器的线性化模型 |
| 2.2 分频器的性能指标 |
| 2.3 数字分频器 |
| 2.3.1 源极耦合触发器 |
| 2.3.2 伪差分型触发器 |
| 2.3.3 真单相时钟型触发器 |
| 2.4 模拟分频器 |
| 2.4.1 注入锁定分频器 |
| 2.4.2 再生式分频器 |
| 2.5 双模分频器 |
| 2.5.1 传统型结构 |
| 2.5.2 相位切换结构 |
| 2.6 本章小结 |
| 第3章 8/9双模分频器的电路设计和前仿真 |
| 3.1 8/9双模分频器的总体设计 |
| 3.2 8/9双模分频器核心模块设计 |
| 3.2.1 高速触发器设计 |
| 3.2.2 同步4/5分频器设计 |
| 3.2.3 异步二分频器设计 |
| 3.2.4 缓冲器设计 |
| 3.3 8/9双模分频器前仿真 |
| 3.3.1 8/9双模分频器瞬态仿真 |
| 3.3.2 8/9双模分频器相位噪声仿真 |
| 3.3.3 8/9双模分频器自谐振频率仿真 |
| 3.3.4 8/9双模分频器灵敏度仿真 |
| 3.3.5 8/9双模分频器前仿真结果总结 |
| 3.4 本章小结 |
| 第4章 8/9双模分频器的版图设计和路场混合后仿真 |
| 4.1 版图设计的要点 |
| 4.1.1 版图的匹配设计 |
| 4.1.2 版图的寄生参数优化 |
| 4.1.3 版图的可靠性设计 |
| 4.2 8/9双模分频器的版图设计 |
| 4.2.1 高速触发器版图设计 |
| 4.2.2 同步4/5分频器版图设计 |
| 4.2.3 8/9双模分频器的整体版图 |
| 4.3 8/9双模分频器的电磁场仿真 |
| 4.4 8/9双模分频器的路场混合后仿真 |
| 4.4.1 8/9双模分频器瞬态仿真 |
| 4.4.2 8/9双模分频器的相位噪声仿真 |
| 4.4.3 8/9双模分频器自谐振频率仿真 |
| 4.4.4 8/9双模分频器灵敏度仿真 |
| 4.4.5 8/9双模分频器路场混合后仿真结果总结 |
| 4.5 本章小结 |
| 第5章 8/9双模分频器的测试方案 |
| 5.1 8/9双模分频器的焊盘布局 |
| 5.2 8/9双模分频器的引脚说明 |
| 5.3 8/9双模分频器测试仪器说明 |
| 5.4 8/9双模分频器的测试方案 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录A：8/9双模分频器各工艺角和温度组合下前仿真结果 |
| 附录B：8/9双模分频器各工艺角和温度组合下路场混合仿真结果 |
| 攻读硕士学位期间发表的论文 |
| 致谢 |
（8）低功耗生物医疗收发机前端关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状及分析 |
| 1.3 本文提出的架构 |
| 1.4 论文结构 |
| 2 无源器件建模与仿真 |
| 2.1 片上电容和电阻 |
| 2.2 多边形电感和变压器应用 |
| 2.3 衬底建模及电感的设计 |
| 2.4 本章小结 |
| 3 一种高灵敏度能量获取电路 |
| 3.1 正向链路的能量获取 |
| 3.2 一种高灵敏度能量获取电路 |
| 3.3 一种不随温度和电源电压变化的稳压器 |
| 3.4 一种低成本、极低功耗稳压器 |
| 3.5 本章小结 |
| 4 一种零中频低功耗RX前端电路 |
| 4.1 低压放大器 |
| 4.2 增益放大器 |
| 4.3 解调电路 |
| 4.4 本章小结 |
| 5 一种低功耗、低相噪正交信号产生电路 |
| 5.1 正交信号产生 |
| 5.2 N阱注入低噪声QVCO |
| 5.3 低压变压器反馈电流复用QVCO |
| 5.4 本章小结 |
| 6 一种用于生物医疗收发机的FSK调制器 |
| 6.1 调制原理 |
| 6.2 相正交信号产生 |
| 6.3 整数型锁相环 |
| 6.4 相位选择器 |
| 6.5 后端设计与测试 |
| 6.6 本章小结 |
| 7 总结及展望 |
| 7.1 主要研究工作和创新点 |
| 7.2 未来工作与展望 |
| 参考文献 |
| 致谢 |
| 发表论文目录 |
（9）CMOS光接收机模拟前端电路的带宽拓展研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题的研究意义及背景 |
| 1.2 光通信系统构架 |
| 1.3 光接收机简介 |
| 1.4 硅基光接收机的研究进展 |
| 1.5 研究内容与组织结构 |
| 第二章 光接收机理论基础 |
| 2.1 光接收机的数据传输格式 |
| 2.2 光接收机特性参数 |
| 2.3 眼图 |
| 2.3.1 眼图的形成 |
| 2.3.2 眼图信息 |
| 2.3.3 眼图测量方法 |
| 2.4 光接收机模拟前端电路 |
| 2.4.1 跨阻放大器 |
| 2.4.2 限幅放大器 |
| 2.4.3 输出缓冲级 |
| 2.5 小结 |
| 第三章 带宽扩展技术 |
| 3.1 串联电感峰化技术 |
| 3.2 并联电感峰化技术 |
| 3.3 桥接式并联网络 |
| 3.4 有源电感峰化技术 |
| 3.5 电容峰化技术 |
| 3.6 电容简并 |
| 3.7 零极点抵消 |
| 3.8 负电容补偿和自举电路技术 |
| 3.9 小节 |
| 第四章 宽带CMOS光接收机前端电路的分析与设计 |
| 4.1 RGC结构分析 |
| 4.2 高速单转差跨阻放大器的设计 |
| 4.2.1 电路设计与分析 |
| 4.2.2 噪声分析和优化 |
| 4.2.3 仿真结果 |
| 4.3 低噪声差分交叉耦合跨阻放大器 |
| 4.3.1 电路设计及分析 |
| 4.3.2 噪声分析 |
| 4.4 单转差宽带跨阻放大器 |
| 4.4.1 带宽分析与提升 |
| 4.4.2 噪声分析和优化 |
| 4.4.3 单转差放大器 |
| 4.4.4 整体差分TIA电路 |
| 4.5 限幅放大器的设计 |
| 4.5.1 Cherry-Hooper限幅放大器 |
| 4.5.2 有源反馈限幅放大器 |
| 4.6 全差分光接收机前端模拟电路的仿真 |
| 4.7 小结 |
| 第五章 版图设计与测试分析 |
| 5.1 版图设计 |
| 5.1.1 天线效应 |
| 5.1.2 闩锁效应 |
| 5.1.3 金属线的最大承载电流 |
| 5.1.4 寄生参数 |
| 5.2 测试PCB设计 |
| 5.3 测试结果及分析 |
| 5.3.1 低噪声差分交叉耦合跨阻放大器的测试分析 |
| 5.3.2 单转差宽带跨阻放大器的测试分析 |
| 5.4 小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 发表论文和参加科研情况说明 |
| 致谢 |
（10）超高速并行时钟数据恢复电路的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 超高速通信系统中的并行传输技术 |
| 1.2 国内外的研究现状 |
| 1.3 并行时钟数据恢复电路技术指标 |
| 1.4 集成电路工艺的选择 |
| 1.5 论文的主要内容与结构 |
| 第二章 并行时钟数据恢复电路的构造及基本原理 |
| 2.1 并行传输结构 |
| 2.2 并行时钟数据恢复电路结构与分类 |
| 2.2.1 几种典型的并行时钟数据恢复电路 |
| 2.2.2 并行时钟数据恢复电路的分类 |
| 2.2.3 并行时钟数据恢复电路的基本单元 |
| 2.3 本章小结 |
| 第三章 时钟数据恢复电路的基本构造与原理分析 |
| 3.1 时钟数据恢复电路基本结构 |
| 3.1.1 基于PLL型时钟数据恢复电路 |
| 3.1.2 基于PS/PI型CDR电路 |
| 3.1.3 基于过采样型CDR电路 |
| 3.1.4 门控振荡型CDR电路 |
| 3.2 PLL的基本原理 |
| 3.2.1 PLL的分类 |
| 3.2.2 PLL的基本概念 |
| 3.2.3 PLL组成结构及分析 |
| 3.3 相位选择插值基本原理 |
| 3.4 本章小结 |
| 第四章 5Gb/s/ch并行时钟数据恢复电路 |
| 4.1 5Gb/s/ch并行时钟数据恢复电路总体结构与原理 |
| 4.1.1 整体电路结构 |
| 4.1.2 基本工作原理 |
| 4.2 基于PLL型时钟数据恢复电路设计 |
| 4.2.1 半速率PFD电路设计 |
| 4.2.2 电荷泵设计 |
| 4.2.3 环形VCO设计 |
| 4.2.4 判决电路及缓冲电路设计 |
| 4.3 基于PS/PI型时钟数据恢复电路 |
| 4.3.1 鉴相器电路设计 |
| 4.3.2 PS/PI电路设计 |
| 4.3.3 分接器电路设计 |
| 4.3.4 数字控制单元设计 |
| 4.4 本章小结 |
| 第五章 版图设计及仿真 |
| 5.1 集成电路版图设计 |
| 5.1.1 版图设计流程 |
| 5.1.2 版图设计要点 |
| 5.2 5Gb/s/ch并行CDR版图设计 |
| 5.3 5Gb/s/ch并行CDR仿真验证 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 本论文所做的主要工作及研究成果 |
| 6.2 对下一步工作的建议 |
| 参考文献 |
| 附录1 攻读硕士学位期间撰写的论文 |
| 附录2 攻读硕士学位期间申请的专利 |
| 附录3 攻读硕士学位期间参加的科研项目 |
| 致谢 |
四、1.244-GHz、0.25-μm CMOS全差分锁相环倍频器设计（论文参考文献）
- [1]可重构射频收发器芯片中频率合成器的研究与设计[D]. 胡昂. 华中科技大学, 2020
- [2]应用于WLAN 802.11b的压控振荡器及高速二分频器设计[D]. 何林. 东南大学, 2020(01)
- [3]用于高速CMOS图像传感器的电源控制和锁相环模块设计[D]. 杨光. 浙江大学, 2020(02)
- [4]CMOS多模多频小数频率综合器的关键技术研究与实现[D]. 廖一龙. 东南大学, 2020(01)
- [5]60GHz通信系统硅基频率综合器关键技术研究与芯片设计[D]. 刘扬. 东南大学, 2019(05)
- [6]面向IMT-2020的宽带射频收发机SoC芯片研究与设计[D]. 张有明. 东南大学, 2018(03)
- [7]应用于超宽带毫米波频率源的12-20GHz 8/9双模分频器设计[D]. 杨靖文. 东南大学, 2018(05)
- [8]低功耗生物医疗收发机前端关键技术研究[D]. 李大为. 华中科技大学, 2017(10)
- [9]CMOS光接收机模拟前端电路的带宽拓展研究[D]. 高谦. 天津大学, 2017(05)
- [10]超高速并行时钟数据恢复电路的研究与设计[D]. 李志贞. 南京邮电大学, 2016(02)